三星がHBM三段階ロードマップを発表：「スペース確保」から3D zHBMで中介層を排除、究極アーキテクチャは消費電力を70%削減、帯域を230%向上

近日開催されたHot Chips技術大会で、三星DRAM設計チームのSangwook Han氏は、HBM進化の三段階ロードマップを正式に発表した。最終目標は「zHBM」と呼ばれる新アーキテクチャで、DRAMをGPUやTPUなどの演算チップ上に直接垂直積層し、2.5D中介層を完全に排除するものだ。

米国のテクノロジーメディア『wccftech』が23日に報じたところによると、標準HBM4Eと比較して、zHBMは70%の消費電力削減と230%のDRAM帯域向上を実現すると宣言している。各DRAMモジュールで100Wの消費電力を節約でき、GPUに8.3%の追加電力余剰を提供する。

HBMは二種類のチップで構成される。一つはDRAM記憶セルを含む「C-die（コアチップ）」で、最大16層まで垂直積層可能。もう一つは「B-die（ベースチップ）」で、積層の最下部に位置し、DRAM制御機能を担当し、PHY（物理インターフェース層）を通じてGPUなどの演算チップと通信する。両チップはTSV（シリコン貫通穴）で接続されており、これはチップを貫通する垂直導電路である。現在のHBM4は単一積層で3TB/sを超える帯域を達成しており、HBM4Eは4TB/s台に到達。HBM5はHBM4比で帯域が2倍、容量は60GBを超える見込みだ。

しかし、帯域のさらなる拡張には二つの物理的制約がある。一つはTSVの数量とピッチの限界、もう一つはベースチップ内のPHYインターフェースのI/O数と速度の上限だ。同時に、ベースチップと演算チップ（xPU SoC）のプロセス世代差は徐々に縮小しており、これが三星のロードマップの突破口となっている。

ロードマップ第一段階の核心目標は、xPUからシリコン面積を「奪還」することだ。三星はHBM4のベースダイにD1cと4ナノロジックプロセスを適用しており、これは消費電力を削減し、実効面積を縮小するためのもので、DRAMと先端ロジックプロセスが真正面で融合する起点となる。具体的には、従来のHBM PHYをD2Dインターフェースに置き換え、伝送路を短縮することでエネルギー効率を改善し、xPUに貴重なシリコン面積を還元。また、メモリコントローラーをxPUからcHBMのベースチップ（B-die）にオフロードすることで、xPUの面積を5～10%削減し、10～20%の性能向上が見込まれる。さらに、B-dieの空き領域に修復リソースを配置する、SRAMベースの細粒度修復方式を導入する。

面積縮小の副作用としての熱集中問題に対応するため、三星はHeat Path Block（HPB）技術をcHBM4に導入。ピーク温度を35%以上低下させ、PHY領域の50%をカバーする。

第二段階のロードマップは、「スペース確保」から「機能拡張」へと移行する。まず、AI大規模モデルのコンテキストウィンドウの急拡大に伴い、KVキャッシュ（モデル推論時の中間状態保存領域）の需要が指数関数的に増加するため、ベースチップの空きシリコン面積にメモリ拡張コントローラとPHYを統合し、LPDDRやHBMなどを介してシステムの利用可能メモリ容量を拡張する。次に、処理ユニット（PE）をベースチップに統合し、xPU上で行っていた計算の一部をメモリ側にオフロードすることで、D2D帯域の要求を低減し、消費電力と熱負荷を軽減する。この形態をAHBM（Advanced HBM）と呼ぶ。

さらに、信頼性とテスト能力の強化も図る。ベースチップに先進的なRAS（信頼性・可用性・保守性）センサとリアルタイムテレメトリ機能、オンチップ自己テスト（ATIP）機能を統合し、歩留まりとテストカバレッジを向上させる。

第三段階はロードマップの究極形態である。現在の主流AIシステムは2.5Dパッケージ構造を採用しており、GPUとHBMが同じ中介層上に並んで配置され、横方向のインターコネクトでデータを伝送している。zHBMのコンセプトはこの構造を「縦に立てる」こと、つまりDRAM積層をxPUチップの上に直接圧着し、真の3D垂直統合を実現する。

三星DRAM設計チームが提示する主要特性は以下の通り：分散型I/O（HBM積層内のデータ伝送距離を最小化）、3D構造（従来の2Dインターフェースを排除し、システム効率を大幅向上）、I/O消費電力目標約0.5pJ/bit（SerDesなどの冗長モジュールを排除することで達成）、帯域2.3倍以上向上、システム熱余剰100W。三星が提示した構成は4積層で、zHBMが1つのxPU上に重ねられている。

これらの目標を達成するため、三星はWoW（ウェーハオンウェーハ）とHCБ（ハイブリッドキューブボンディング）という二つの先端パッケージ技術を開発中であり、超高I/O密度を実現し、最終的には統一されたSoC-DRAM協同設計体制を構築する。

ロードマップの背後にある核心的論理は、HBMのベースチップを「受動的なデータ中継点」から「能動的な演算能力を持つ知的パートナー」へと再定義することにある。三段階の進化ロジックは明確だ。第一段階でプロセス進化により面積を圧縮し、xPUのスペースを解放。第二段階でそのスペースを活用して容量と演算能力を拡張。最終的に3D垂直統合によりシステムアーキテクチャを再構築し、消費電力、帯域、熱管理の三側面で同時に突破を図る。

三星のSangwook Han氏は発表を締めくくり、「先端パッケージ技術と統一されたSoC-DRAM協同設計を掌握することで、AIシステムの消費電力、面積、容量のボトルネックを突破し、今後数年にわたり、より高効率・高性能・高拡張性の道を切り開く」と述べた。