英特爾要顛覆HBM？XBM記憶體曝光、封裝成本有望大降

在人工智慧（AI）時代持續推升高頻寬記憶體（HBM）需求之際，英特爾（INTC-US）一項最新曝光的專利，揭示其正布局全新的HBM替代架構，希望突破現行HBM在封裝成本與擴充性上的限制。

根據《Tom’s Hardware》報導，獨立科技分析師Underfox公開的資訊指出，英特爾於2026年7月2日公開的一份專利申請，描述了一種名為Cross-Batch Memory（XBM）的新型超高頻寬記憶體架構。

該專利實際上早於2024年12月26日提出，其核心目標是在維持HBM4封裝尺寸的前提下，透過全新的記憶體製程與互連方式，降低封裝成本，同時改善製造良率。

目前HBM之所以能提供極高頻寬，主要依靠將多層DRAM晶片垂直堆疊，並利用穿矽通孔（TSV）與矽中介層，透過約1,024位元的超寬平行介面與GPU或AI加速器連接。

然而，這種設計雖然效能優異，卻也帶來昂貴的封裝成本與複雜布線需求，隨著AI晶片規模愈來愈大，「記憶體牆」已逐漸成為整體運算效能最大的瓶頸。

英特爾提出的XBM則改變了這套架構。

XBM的第一項重大變革來自於結構設計。傳統DRAM的記憶體單元建構於前段製程，也就是電晶體通常製作所在的基礎矽層。

XBM則改採薄膜電晶體，將1T1C（一個電晶體、一個電容）記憶體單元移至後段製程，亦即位於電晶體層上方的金屬配線與導通孔堆疊中。

將記憶體建構於後段製程，使英特爾能將晶粒劃分為大量可獨立定址的小型記憶體區塊；這也延續了英特爾近年推動的技術方向，即利用後段製程電晶體，將記憶體直接堆疊於邏輯電路之上。

第二項改變則在於介面設計。XBM不再採用HBM的超寬平行實體層介面，而是將資料序列化後，透過傳輸速率達32 GT/s的UCIe連線進行傳輸，再由基底晶粒負責序列化／反序列化處理，並將所有I/O訊號路由至運算晶粒。

改用標準化的Chiplet互連介面，使XBM成為真正以Chiplet為原生設計的架構；英特爾認為，相較於依賴矽中介層的HBM堆疊，這種設計可大幅簡化封裝流程並降低成本。

不過，其缺點在於32 GT/s已是目前UCIe規範所支援的最高傳輸速率，因此該介面從一開始便接近規格上限，後續可提升的效能空間相對有限。

英特爾同時也相當強調XBM的可修復性。基底晶粒內建專用備援通道、內建自我修復機制、解碼與除錯邏輯，以及四個由備援記憶體陣列組成的子通道，可作為上方各層記憶體晶粒發生缺陷時的可替換備援資源。

這種在封裝完成後仍能進行修復的設計，目的在於提升超高層數記憶體堆疊的整體良率。

這份專利申請有相當大的篇幅探討的並非記憶體單元本身，而是如何進行封裝與安裝。英特爾詳細介紹了Memory-on-Package（MoP）及「反向懸伸」等封裝結構，目標是降低記憶體堆疊的Z軸高度。作為比較，傳統MoP封裝通常會增加約300至350微米的高度。

此外，新設計也取消了過去為抑制封裝翹曲所需的補強框，並改由電壓調節器直接為DRAM供電。這些設計正是英特爾宣稱可實現「更小、更便宜封裝」的具體技術基礎。

不過分析稱，不應將XBM與ZAM（Z-Angle Memory）混為一談。ZAM是英特爾與軟銀（SoftBank）旗下SAIMEMORY共同開發的新一代記憶體架構，預計將於2026年VLSI Symposium發表。

ZAM的創新重點在於晶片接合技術，採用融合接合打造九層堆疊架構，層與層之間以厚度約3微米的超薄矽層相隔，而記憶體本體仍大致沿用傳統DRAM設計。

據報導，ZAM的目標是達到約HBM4兩倍的頻寬密度，並預計於2029年前後實現商業化。

相較之下，XBM則是英特爾獨立提出的專利，不僅重新設計DRAM電晶體本身的位置，也全面改變記憶體與運算晶片之間的互連介面。

若將兩項技術放在一起觀察，可以看出英特爾至少正同步推進兩條不同的新一代HBM技術路線；對於一家於1968年以記憶體業務起家的公司而言，這樣的策略並不令人意外。

不過，XBM目前仍停留在專利階段，英特爾尚未公布任何相關產品或產品路線圖，因此現階段更像是在展現技術布局與研發方向，而非即將上市的產品。

除此之外，UCIe介面已達現行規格的最高傳輸速率，採用後段製程電晶體的DRAM也尚未證明具備大規模量產的可行性；整體架構未來仍須證明，相較於HBM4E以及英特爾自家的ZAM技術路線，是否具備足夠的競爭優勢。