〈OCP峰會〉台積電SoIC進入高速成長期 2029年實現A14堆疊A14

AI晶片正邁向3D堆疊，台積電（2330-TW）（TSM-US）先進封裝技術暨服務副總經理何軍於今（11）日指出，SoIC已正式進入高速成長期，目前混合鍵合間距最小可達6微米，並已進入量產階段。預計2029年將進一步推進至4.5微米，並支援A14邏輯晶片直接堆疊A14邏輯晶片，將AI晶片從平面擴展至垂直方向，實現真正的3D整合。

台積電預估，2022年至2027年間，SoIC產能將以年複合成長率超過90%的速度擴張，同期內CoWoS產能的年複合成長率則為80%以上，顯示SoIC成長動能更為強勁。

何軍表示，AI對運算能力的需求持續攀升，先進封裝架構也正快速演進。未來不僅僅是透過CoWoS擴大平面封裝尺寸，更將透過SoIC與混合鍵合技術，將多顆晶片垂直堆疊，以進一步提升運算密度與能源效率。

AI先進封裝未來將同步朝「橫向做大、垂直做高」兩大方向發展。其中，CoWoS負責突破單一晶片及光罩尺寸的平面限制，SoIC則透過3D堆疊向垂直方向延伸，使先進製程晶片能在有限面積內整合更多運算能力。

何軍指出，SoIC透過真正的3DIC與混合鍵合技術，可實現超過傳統互連50倍以上的互連密度，同時提升約5倍的電源效率。對AI系統而言，此項優勢至關重要，因為隨著運算量快速提高，整體功耗的瓶頸已不再只是晶片本身的運算，而有愈來愈高比例來自晶片間的資料移動。

台積電期望，透過縮短晶片之間的距離、提高Die-to-Die互連密度，有效降低資料傳輸所需的功耗，並使Logic-on-Logic等高效能3D整合逐步成為可能。

在量產進度方面，何軍透露，台積電自去年起已將6微米混合鍵合間距導入大量生產，顯示SoIC已不再停留在研發或少量特殊應用階段，而是正式邁向規模化量產。

下一步，台積電將持續縮小混合鍵合間距。何軍指出，預計2029年將推出4.5微米間距技術，進一步提高晶片間I/O密度與頻寬，同時降低互連功耗。

更值得注意的是，4.5微米混合鍵合技術將可支援A14堆疊A14，代表3DIC技術將從過去較常見的邏輯晶片與記憶體整合，進一步跨向最先進的邏輯與邏輯直接3D整合。

何軍強調，未來AI先進封裝的核心仍將採用最先進製程打造的邏輯晶片，但若要持續提升能源效率，僅靠平面製程微縮已不夠，必須利用混合鍵合將多顆晶片垂直堆疊，藉此持續提高單位面積的運算能力。

同時，AI系統仍需要大量HBM，且記憶體與邏輯晶片的整合程度也會持續提高；中介層的角色則將由過去單純提供互連，逐步增加主動橋接器（Active Bridge）、整合式電壓調節器與電容等功能，形成更完整的系統級封裝平台。