三星拋出HBM三階段路線圖：從「騰空間」到3D zHBM消滅中介層，終極架構將降功耗70%、頻寬飆230%

在近日舉行的Hot Chips技術大會上，三星DRAM設計團隊的Sangwook Han正式揭露三星HBM演進的三階段路線圖，終點是一種名為zHBM的全新架構，也就是將DRAM直接垂直堆疊在GPU、TPU等運算晶片之上，徹底取消2.5D中介層。

美國科技媒體《wccftech》周日（23日）報導，相較於標準HBM4E，zHBM宣稱可實現70%功耗降低、230% DRAM頻寬提升，每個DRAM模組節省100W功耗，同時為GPU釋出8.3%額外功率空間。

HBM由兩類晶片構成：一是C-die（核心晶片），包含DRAM儲存單位，可垂直堆疊最多16層；二是B-die（基礎晶片），位於整個堆疊底部，負責處理各類DRAM控制功能，並透過PHY（實體介面層）與GPU等運算晶片通訊，兩者之間透過TSV（矽穿孔）連接，這是一種穿透晶片的垂直導電通道。目前HBM4每個堆疊頻寬已超過3TB/s，HBM4E推進至4TB/s區間，HBM5則在HBM4基礎上頻寬翻倍、容量超過60GB。

但頻寬持續擴展正面臨兩大約束：TSV數量與間距的物理極限，以及基礎晶片內PHY介面I/O數量與速度上限。與此同時，基礎晶片與運算晶片（xPU SoC）之間的製程代差正逐代縮小，這既是挑戰，也為三星的路線圖提供了切入點。

路線圖第一階段的核心目標，是從xPU「搶回」矽面積。三星已將D1c與4奈米邏輯製程應用於HBM4的Base Die，主要目的是降低功耗、縮減有效面積，這是DRAM與先進邏輯製程真正融合的起點。具體措施包括：用D2D介面替換傳統HBM PHY，縮短通道長度，直接改善能效，同時為xPU釋出寶貴矽片面積；將記憶體控制器從xPU卸載至cHBM的基礎晶片（B-die），預計可為xPU釋出5%-10%面積，對應10%-20%效能提升；引入基於SRAM的細粒度修復方案，利用B-die上的閒置空間部署修復資源。

面積縮減帶來的副作用是熱點問題，三星推出Heat Path Block（HPB）技術，建構於cHBM4方案之上，可將峰值溫度降低逾35%，覆蓋50%的PHY區域。

第二階段路線則從「騰空間」轉向「加功能」，三星定義為功能擴展階段。首先擴展記憶體容量：隨著AI大模型上下文視窗急劇擴大，KV快取（模型推理時用於儲存中間狀態的記憶體區域）需求呈指數級增長，三星擬在Base Die閒置矽面積上整合記憶體擴展控制器與PHY，透過外接LPDDR或HBM等方案擴充系統可用記憶體容量。其次整合處理單元（PE），在Base Die上整合部分計算處理單位，將部分原本需要在xPU上完成的計算卸載至記憶體側，降低D2D頻寬需求、減少功耗與熱負擔，此形態稱為AHBM（Advanced HBM）。

此外，還包括強化可靠性與測試能力：在Base Die上整合先進RAS（可靠性、可用性、可維護性）感測器與即時遙測功能，以及片上自測試（ATIP）能力，提升良率與測試涵蓋率。

第三階段是整個路線圖的終極形態。當前主流AI系統採用2.5D封裝架構，GPU與HBM並排置於同一塊中介層上，透過橫向互連傳輸資料。zHBM的概念是將這一結構「豎起來」——把DRAM堆疊直接壓在xPU晶片之上，形成真正的3D垂直整合。

三星DRAM設計團隊描述的關鍵特性包括：分散式I/O（最小化HBM堆疊內資料傳輸距離）、3D結構（消除傳統2D介面，大幅提升系統效率）、I/O功耗目標約0.5 pJ/bit（透過移除SerDes等冗餘模組實現）、頻寬提升超2.3倍、系統熱餘量達100W。三星演示的方案為四堆疊，zHBM疊加在一顆xPU之上。

為實現上述目標，三星正在研發兩項關鍵封裝技術：WoW（Wafer on Wafer）與HCБ（Hybrid Cube Bonding），以實現超高I/O密度，並最終建構統一的SoC-DRAM協同設計體系。

路線圖背後的核心邏輯是，將HBM的Base Die從「被動的資料中轉站」重新定位為「具備主動運算能力的智慧夥伴」。三個階段的演進邏輯清晰，先透過製程升級壓縮面積、釋放xPU空間（第一階段）；再利用釋出的空間整合更多功能、擴展容量與運算能力（第二階段）；最終透過3D垂直整合徹底重構系統架構，在功耗、頻寬與熱管理三方面同步突破（第三階段）。

三星的Sangwook Han在演說中總結道：「透過掌握先進封裝與統一SoC-DRAM協同設計，我們將突破制約AI系統的功耗、面積與容量瓶頸，為未來數年更高效率、更高效能、更強可擴展性鋪平道路。」