AIチップのコスト削減へ！SPHBM4新標準が正式発表：ピン数75%削減、シリコンインタポーザー不要で速度300%向上

国際半導体標準組織 JEDEC が近日、正式に新しい高帯域メモリ標準「SPHBM4（番号 JESD330-4）」を発表しました。この新標準は、「標準パッケージ＋高速狭インターフェース」という全く新しいアーキテクチャを採用し、現在のAI演算チップにおけるHBMパッケージの高コストや、先進パッケージングの生産能力不足という産業課題に直接対処するものです。従来のDRAMと最上位のHBMの中間に位置する、現実的かつ実用的な技術ルートとして評価されています。

SPHBM4の核心的な設計思想は「ピン数削減、速度向上、基板変更」です。従来のHBM4では2048本ものデータ信号ピンが必要でしたが、SPHBM4ではインターフェースを75%削減し、512ビット幅にまで縮小しています。その一方で、各ピンの信号伝送速度を約11Gbpsから44Gbpsへと4倍に引き上げることで、帯域幅の損失を補完しています。

最高速度46GT/sの仕様では、理論ピーク帯域幅は約2.944TB/sに達します。容量面では4～16層のDRAMを積層可能で、24Gbまたは32Gbの単一チップを採用。最大単一積層容量は64GBに達します。

最も重要な変更点はパッケージ方式にあります。従来のHBM4は、高価なシリコンインタポーザーを介して論理チップと接続する必要があり、台積電のCoWoSなどの先進パッケージ技術に強く依存していました。一方、SPHBM4はコストの低い標準的な有機基板に直接実装できるため、シリコンインタポーザーや最先端パッケージ技術への依存を完全に排除。これにより、パッケージのハードルとコストが大幅に削減されます。

専門家は、SPHBM4が中国国内のAIチップ産業にとって特に重要な意味を持つと指摘しています。これまで中国のサプライチェーンは、CoWoSレベルの先進パッケージ技術やシリコンインタポーザーの供給が限られており、高性能AIチップの開発が制約されてきました。SPHBM4の登場は、「性能は許容範囲内、コストは負担可能、供給は安定」という現実的な道筋を提供するものであり、標準公開後、中国国内の半導体メーカーから高い関心が寄せられています。

業界全体では、SPHBM4がHBM4のトップクラスの地位を代替するものではないと認識されています。むしろ、先進パッケージ技術の生産能力とコストの両面で圧力が高まる中、AI産業チェーンに非常に柔軟な新たな選択肢を提供する存在として位置づけられています。