〈OCPサミット〉TSMCのSoICが高速成長期に突入、2029年にA14をA14に積層

AIチップは現在、3次元（3D）積層技術へと進化しています。TSMC（2330-TW）（TSM-US）の先進封裝技術暨服務副總經理である何軍氏は、11日、SoIC（System on Integrated Chips）が正式に高速成長期に入ったと発表しました。現在、ハイブリッドボンディングのピッチは最小6マイクロメートルまで縮小可能で、すでに量産段階に入っています。2029年にはさらに4.5マイクロメートルへと進化し、A14ロジックチップを直接A14ロジックチップ上に積層する技術を実現する予定です。これにより、AIチップは平面から垂直方向へと本格的に拡張されることになります。

TSMCは、2022年から2027年にかけて、SoICの生産能力が年間複合成長率90％以上で成長すると予測しています。一方、CoWoSの生産能力は年間複合成長率80％以上を見込んでいます。

何軍氏は、AIによる演算需要がますます高まっていると指摘し、先進パッケージングアーキテクチャも急速に進化していると説明しました。今後は、CoWoSを用いて平面的なパッケージサイズを拡大するだけでなく、SoICとハイブリッドボンディング技術によって複数のチップを垂直に積層し、演算密度とエネルギー効率をさらに高めていくと述べました。

AI向け先進パッケージングは今後、「横方向に大きく、縦方向に高く」の二方向で発展していくとされています。CoWoSは単一チップやマスクサイズの平面的制約を突破する役割を担い、SoICは3D積層によって垂直方向に拡張し、限られた面積内にさらに多くの演算能力を統合できるようにします。

何軍氏によると、SoICは真の3DICとハイブリッドボンディングを用いることで、従来のインターコネクトに比べて50倍以上の接続密度を実現し、電源効率も約5倍向上させることができます。AIシステムにとって、この利点は極めて重要です。演算量が急増する中で、全体の消費電力のボトルネックは、もはやチップ自体の処理能力ではなく、チップ間のデータ移動に起因する割合が高まっているためです。

TSMCは、チップ間の距離を短縮し、ダイ・ツー・ダイの接続密度を高めることで、データ伝送に必要な消費電力を効果的に削減できると考えており、Logic-on-Logicといった高性能3D統合が段階的に実現可能になると期待しています。

量産の進捗に関して、何軍氏は、TSMCが昨年から6マイクロメートルのハイブリッドボンディングピッチを大量生産に導入したと明かしました。これは、SoICがもはや研究開発段階や特殊な少量用途にとどまらず、本格的に規模拡大の量産フェーズに入ったことを示しています。

今後の展開として、TSMCは引き続きハイブリッドボンディングピッチの縮小を進める予定です。何軍氏は、2029年に4.5マイクロメートルのピッチ技術を導入し、チップ間のI/O密度と帯域幅をさらに高めるとともに、相互接続の消費電力を低減すると述べました。

特に注目すべきは、4.5マイクロメートルのハイブリッドボンディングがA14をA14に積層することを支援する点です。これは、3DIC技術が従来よく見られたロジックチップとメモリの統合から、最先端のロジックとロジックの直接的な3D統合へと進化することを意味します。

何軍氏は、今後のAI先進パッケージングの中心は、最先端プロセスで製造されたロジックチップであるとしながらも、エネルギー効率をさらに高めるには、平面的な微細化だけでは不十分であるため、ハイブリッドボンディングを用いて複数のチップを垂直に積層し、単位面積あたりの演算能力を継続的に向上させる必要があると強調しました。

同時に、AIシステムは依然として大量のHBM（High Bandwidth Memory）を必要としており、メモリとロジックチップの統合度合いもますます高まっていくと予測されています。また、インターポーザーの役割も、単なる接続機能から脱却し、アクティブブリッジ、統合型電圧レギュレータ、コンデンサなどの機能を内蔵する方向へと進化し、より完全なシステムレベルのパッケージングプラットフォームへと発展していくとされています。