全面突破！三星の3D DRAMが「ウエハー級レゴ」に　専門家：水平電容＋GAA＋PoC　低圧低密度の新DRAMセルを目指す

南韓の三星電子は、3D DRAMの研究開発において段階的な成果を挙げました。同社が開発した16層の垂直積層型VS-DRAM（Vertically Stacked DRAM）は、チップレベルでの読み書き検証を完了しています。この技術の核となるのは、「水平電容＋GAAセルトランジスタ＋Peri-on-Cell接合」によって再構築された1T1Cアーキテクチャです。これにより、DRAMの微細化を平面（XY方向）からZ軸方向の積層へと進め、10ナノメートル以下のノードでもビット密度の向上を継続することが可能になります。

『芯聯匯』は24日（木）の記事で、従来のDRAMがXY方向の縮小によってビット密度を高めてきたものの、10ナノメートル級に入ると物理的な限界に直面していると指摘しています。ビットラインとストレージノードの距離が縮まり、メモリーキャパシタの小型化がリテンションタイムやセンシングマージンを圧迫します。ワードラインの細線化は抵抗値を上昇させ、RCタイミングの限界に達しつつあります。このため、三星は水平ワードライン、垂直ビットライン、水平メモリーキャパシタという基本構造を採用し、垂直積層によって横方向のスペースを解放するとともに、垂直ビットラインによってビットライン容量を低減し、感度を改善しています。

第一の核となる技術は、「水平電容」と呼ばれるHorizontal CAPです。従来の高アスペクト比の垂直キャパシタとは異なり、supporter patternに依存しない構造です。三星は16層構造内で円筒形の水平電容を形成し、異なる長さでの試験を行いました。その結果、蓄電容量Csは電容の長さにほぼ比例して増加することが確認され、1T1C構造における「1C」を横方向またはZ方向の長さ調整によって補うことが可能であることが示されました。また、lateral recessとgap fillの制御が可能であり、3D環境下でもデータ保持能力を維持できる点が重要です。

第二の核はGAAセルトランジスタです。三星はVS-DRAMセルをダブルゲートからGate-All-Around構造へと進化させ、超薄型nanosheetチャネルによってショートチャネル効果の抑制とセル間の自己整列隔離を強化しています。実験では、GAA構造がより急峻な亜閾値勾配と高い駆動電流を示し、低Vthによって動作電圧の低下が可能であることが確認されています。DRAMにおけるリーク電流は致命的ですが、三星は二つの手法でGIDL（ゲート誘起デープレベルリーク）を抑制しています。一つは、漏れ端縁にn+多結晶シリコンを形成してピーク電界を低減する功関数エンジニアリング。もう一つは、駆動電流を維持しつつ接合領域を最適化する技術です。16層の各tierにおけるIon/Vthに明らかな層間ドリフトは見られず、均一性が実験的に確認されています。

第三の核はPoCとTSDVです。Peri-on-Cell技術は、コア／ペリフェラル回路をメモリーセルアレイの上方に配置することで、I/Oデータパスを短縮し、速度とエネルギー効率を向上させるものです。このプロセスには2回の接合が必要で、コア／外郭ウエハーを約1μmまで薄くした上で、表面処理によって接合空洞を改善し、DTI領域にThrough-Si-Dielectric-Via（TSDV）を形成して垂直接続を行います。

三星は、薄層化後のwell isolationが維持されることを検証しており、薄型シリコンの周辺トランジスタの電気的特性変化は10％以内に抑えられています。一方、DTIとTSDVの位置合わせ誤差は接触抵抗と信頼性に直接影響するため、今後の量産歩留まりの鍵となります。

業界全体では、3D DRAMは概念からメモリ大手3社とロジックメーカーの共通競争領域へと移行しています。VLSI 2026関連資料によれば、三星の16層VS-DRAMはGAAと水平電容を採用し、PoCの実現可能性を検証しています。SK海力士は4F²の垂直ゲートを主軸に、ビットラインシールド、共有バックゲート、ウエハー薄層化を組み合わせて単位セル面積を削減しつつ、接合構造による読み書きを維持しています。美光は3D DRAM、ウエハー／融合接合、新型チャネル、GPU近接メモリを今後10年間の拡張方向として掲げており、HBM以降の帯域とエネルギー壁への対応を進めています。

分析によれば、DRAMの開発が線幅縮小から深層エッチング、薄膜、研磨、混合接合へと移行するにつれ、装置需要の構造も露光装置中心から立体集積技術へと広がっていくとされています。

AIや高性能コンピューティングにとって、3D DRAMの価値は単一パラメータの性能誇示ではなく、層数によって面積を節約し、PoCによってデータパスを短縮し、GAAによってリークを抑制して低電圧化を実現することにあります。今後、16層からさらに多くの層へと進展すれば、大規模モデルの長文脈処理、エージェント、推論クラスタにおける「記憶容量／帯域／消費電力」の三角矛盾を緩和できる可能性があります。

ただし、現時点ではまだ三つの課題を克服する必要があります。水平電容とGAAの多層歩留まり、PoCの薄層接合における位置合わせと熱管理、そして3D DRAMと1c/1d平面型DRAMやHBMとのコスト曲線の比較です。

三星が16層での読み書き検証に成功したことは、「DRAMを上に積む」ことがもはやパワーポイント上の話ではないことを証明しています。しかし、これは10ナノメートル以下の潜在的ルートが形成されたにすぎず、真の商用化は積層数、キャパシタ材料、接合歩留まり、顧客プラットフォームでの検証にかかっています。